BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//SRIP Tovarne Prihodnosti - ECPv6.6.0.1//NONSGML v1.0//EN
CALSCALE:GREGORIAN
METHOD:PUBLISH
X-WR-CALNAME:SRIP Tovarne Prihodnosti
X-ORIGINAL-URL:https://ctop.ijs.si
X-WR-CALDESC:Events for SRIP Tovarne Prihodnosti
REFRESH-INTERVAL;VALUE=DURATION:PT1H
X-Robots-Tag:noindex
X-PUBLISHED-TTL:PT1H
BEGIN:VTIMEZONE
TZID:Europe/Ljubljana
BEGIN:DAYLIGHT
TZOFFSETFROM:+0100
TZOFFSETTO:+0200
TZNAME:CEST
DTSTART:20210328T010000
END:DAYLIGHT
BEGIN:STANDARD
TZOFFSETFROM:+0200
TZOFFSETTO:+0100
TZNAME:CET
DTSTART:20211031T010000
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
DTSTART;TZID=Europe/Ljubljana:20211020T123000
DTEND;TZID=Europe/Ljubljana:20211020T160000
DTSTAMP:20260619T022505
CREATED:20210825T064555Z
LAST-MODIFIED:20210825T073440Z
UID:6554-1634733000-1634745600@ctop.ijs.si
SUMMARY:TETRAMAX delavnica: Načrtovanje strojne opreme in vgradnih sistemov z vezji FPGA
DESCRIPTION:Na tečaju boste obravnavali snovanje strojne opreme in vgradnih sistemov z vezji FPGA. Pri tem boste uporabili načrtovalsko okolje Xilinx Vivado\, primeri pa bodo izvedeni na prototipnih vezjih Zedboard\, ki vsebujejo FPGA vezja Xilinx Zynq. Udeleženci se bodo naučili snovati strojno opremo v jezikih HDL\, jo simulirati ter jo tudi testirati in razhroščevati. Naučili se bodo razviti vgradni sistem na vezju FPGA Zynq\, ki že vsebuje strojno jedro s procesorjem ARM. Spoznali bodo kako razviti namenska strojna jedra\, kako jih vključiti v zasnovan vgradni sistem ter povezati z zunanjimi napravami. Spoznali bodo kako za zgrajeni vgradni sistem razviti ter razhroščevati programsko opremo. Na koncu bodo predstavljene tudi nekatere napredne metode snovanja strojne opreme z vezji FPGA kot sta visokonivojska sinteza in dinamična delna rekonfiguracija. Inštruktor doc. dr. Anton Biasizzo\, Odsek za računalniške sisteme\, Institut “Jožef Stefan” Udeležba je brezplačna. Vljudno vabljeni. \nVsebina delavnice:  \n\nOsnove struktur vezij FPGA in načrtovalskega okolja Vivado \nNačrtovanje stojne opreme podane v HDL jeziku in podajanje omejitev sistema \nNačrtovanje vgradnih sistemov \nRazvoj in integracija strojnih jeder (IP) \nRazvoj programske opreme \nRazhroščevanje strojne opreme z logičnim analizatorjem \nNapredne teme (HLS\, rekonfiguracija) \n\nPredhodna znanja:  Za udeležence se priporoča poznavanje jezika VHDL\, osnovno znanje o oblikovanju s FPGA in osnovno razumevanje programskega jezika C. Opomba: Predavanje in diskusija na delavnici bosta v angleščini ali slovenščini. \nPRIJAVA
URL:https://ctop.ijs.si/dogodek/6554/
CATEGORIES:Delavnica
ATTACH;FMTTYPE=image/jpeg:https://ctop.ijs.si/wp-content/uploads/2019/12/tetramax-1024x5351-e1580972917631.jpg
END:VEVENT
END:VCALENDAR